Chapter 23
基板設計とシグナルインテグリティ
この章がなぜ必要なのか——「配線は抵抗」だと思っていると必ず失敗するから.
- 「回路図は正しいのに、基板にすると動かない」
- 「クロックの波形にヒゲやリンギングが出る」
- 「配線を長くしたら通信できなくなった」
- 「グラウンドは全部繋げばいいのではないのか」
- 「4 層にすべきか 2 層でいいのか」
高速信号にとって、配線は伝送線路である。 そして リターン電流がどこを通るかが、すべての鍵になる。
この章で使う既出の用語（定義は各リンク先）. コンデンサ（02 章 7 節）、ショットキー（04 章 4 節）、制御（06 章 6 節）、大電流（06 章 6 節）、飽和（06 章 3 節）、CMOS（07 章 2 節）、水晶（09 章 2 節）、\(V_{DD}\)（11 章 3 節）、並列（11 章 2 節）、温度（11 章 3 節）、直列（11 章 2 節）、アナログ入力（12 章 5 節）、最速（13 章 1 節）、ホットループ（16 章 6 節）、配置（16 章 3 節）、後述（18 章 3 節）、ESD（20 章 7 節）、Ethernet（20 章 1 節）、LVDS（20 章 1 節）、SPI（20 章 1 節）、リンギング（20 章 3 節）、差動インピーダンス（20 章 7 節）、絶縁（20 章 5 節）、配線（20 章 7 節）、インダクタンス（22 章 6 節）
1. いつ「伝送線路」として扱うか
信号が配線を伝わる速度は、光速より遅い。
FR-4（\(\varepsilon_r \approx 4.2\)、マイクロストリップの実効値 ≈ 3.0）では:
遅延は約 6 ns/m（内層のストリップラインでは約 7 ns/m）。
判定基準
信号の立ち上がり時間 \(t_r\) の間に、信号が往復できるか。
（係数は流儀があるが、\(t_r\) の 1/6 程度の伝播時間を境にするのが一般的）
実用的な目安:
| \(t_r\) | 臨界長 |
|---|---|
| 10 ns（遅い GPIO） | 28 cm |
| 5 ns | 14 cm |
| 2 ns（一般的な CMOS） | 5.6 cm |
| 1 ns（高速ロジック） | 2.8 cm |
| 0.5 ns（LVC、高速 SPI） | 1.4 cm |
重要: 周波数ではなく立ち上がり時間で決まる.
1 kHz のクロックでも、立ち上がりが 1 ns なら伝送線路である。
現代の MCU の GPIO は、最速設定で \(t_r\) が 1〜2 ns になる。 つまり 数 cm を超える配線は、全部伝送線路として扱うべきである。
だから 19 章で「必要な速度で最も遅いドライブ設定を選ぶ」 と書いた。\(t_r\) を延ばせば、伝送線路問題そのものが消える。
2. 特性インピーダンス
伝送線路を伝わる信号にとって、線路は \(Z_0\) という抵抗に見える。
\(L\)、\(C\) は単位長あたりの値。 つまり \(Z_0\) は配線の断面形状で決まり、長さには依存しない。
構造ごとの目安
| 構造 | 説明 | 典型 \(Z_0\) |
|---|---|---|
| マイクロストリップ | 表層 + 直下にプレーン | 50〜60 Ω |
| ストリップライン | 内層、上下にプレーン | 40〜50 Ω |
| プレーンなし（2 層で裏に何もない） | 100〜150 Ω、不定 |
\(Z_0\) を決めるのは:
| 要素 | 影響 |
|---|---|
| 線幅 \(w\) | 太いほど \(Z_0\) が下がる |
| プレーンまでの距離 \(h\) | 近いほど \(Z_0\) が下がる |
| 誘電率 \(\varepsilon_r\) | 高いほど下がる |
| 銅箔厚 \(t\) | わずかに影響 |
層構成が先、線幅が後.
4 層基板の典型的な層構成:
L1-L2 が近いほど良い伝送線路になり、クロストークも減る。層構成を先に決め、線幅は後から合わせる L1-L2 の距離が近いので、L1 の信号は良い伝送線路になる。 50 Ω にするには線幅 0.35 mm 程度（基板屋の計算ツールで確認する）。
注意: 上記の構成では L4 のリターンは電源プレーンである。 L4 の信号がプレーンの切れ目を跨ぐと、リターンが遠回りする（後述）。
多くの場合、L2 と L3 を両方 GND にして、電源はベタで引くほうが安全。
差動インピーダンス
差動ペアでは、2 本の結合を考慮する。
| 規格 | 差動インピーダンス |
|---|---|
| USB 2.0 | 90 Ω |
| Ethernet | 100 Ω |
| LVDS | 100 Ω |
| HDMI / DisplayPort | 100 Ω |
| MIPI D-PHY | 100 Ω |
| PCIe | 85 Ω |
基板メーカに「インピーダンス制御」を依頼し、 層構成と線幅／間隔を指定してもらうのが確実である。
3. 反射——リンギングの正体
信号が \(Z_0\) の線路を進んで、\(Z_L\) の負荷に到達すると:
\(\Gamma\) が反射係数。
| 負荷 | \(\Gamma\) | 起きること |
|---|---|---|
| \(Z_L = Z_0\)（整合） | 0 | 反射なし。理想 |
| 開放（CMOS 入力 ≈ 開放） | +1 | 全反射。電圧が 2 倍になる |
| 短絡 | −1 | 逆位相で全反射 |
| \(Z_L > Z_0\) | 正 | 電圧が持ち上がる |
| \(Z_L < Z_0\) | 負 | 電圧が下がる |
CMOS 回路で何が起きるか
受信側（CMOS 入力）はほぼ開放 → \(\Gamma_L = +1\)（全反射） 送信側（\(R_{DS(on)}\) = 20〜40 Ω）は \(Z_0\) = 50 Ω より低い → \(\Gamma_S\) は負
- 送信端で \(V \times Z_0/(Z_S+Z_0)\) の波が出発する（分圧）
- 受信端で全反射し、電圧が約 2 倍になる
- 送信端に戻り、負の反射係数で反射する
- 受信端で再び全反射する——以下、減衰しながら繰り返す
結果: 減衰しながら振動する = リンギング。
リンギングが引き起こす実害.
問題 内容 二重クロック クロック信号がしきい値を複数回跨ぐ → 余分にカウント 絶対最大定格超え オーバーシュートが \(V_{DD}+0.7\) V を超えて ESD ダイオード導通（19 章） EMI 振動成分が放射される セットアップ／ホールド違反 波形が整定するまで判定できない
終端の方法
| 方法 | 回路 | 特徴 |
|---|---|---|
| 直列（ソース）終端 | 送信端に \(R = Z_0 - R_{DS(on)}\) | 最も一般的。消費電力ゼロ。1 対 1 のみ |
| 並列終端 | 受信端に \(Z_0\) を GND へ | 電力を食う。多点接続に |
| テブナン終端 | 受信端に \(V_{DD}\) と GND へ 2 本 | 電力を食うがレベルも調整できる |
| AC 終端 | \(R + C\) 直列 | DC 電力を食わない。C の選定が難しい |
| ダイオードクランプ | ショットキーで \(V_{DD}\)/GND へ | オーバーシュートだけ抑える |
直列終端（ダンピング抵抗）が定石である理由.
\[ R_{series} = Z_0 - R_{DS(on)} \approx 50 - 25 = 25\ \Omega \Rightarrow 22\ \text{or}\ 33\ \Omega \]
- 送信端で反射を吸収するので、受信端の全反射が戻ってきても消える
- DC 電流が流れない（CMOS 入力は電流を食わないため）
- 部品 1 個で済む
配置は送信 IC のピンの直近（10 mm 以内）。 遠いと、IC とその抵抗の間で反射する。
20 章の「SPI に 22〜33 Ω」はこれである。
クロックを分岐するとき.
1 本の直列終端では、分岐点で反射が起きる。
ダンピング抵抗は「送信端で反射を吸収する」もの。分岐すると吸収しきれなくなる
反射とリンギングを見る
配線長・特性インピーダンス・送信端インピーダンス・終端抵抗を変えて、 受信端の波形がどう変わるかを見る。 直列終端の効果を確認する。
4. リターン電流——最も重要な概念
電流は必ずループを作って戻る（01 章）。 信号が配線を通るなら、リターン電流も必ずどこかを通る。
低周波と高周波で経路が違う
| 周波数 | リターン経路 | 理由 |
|---|---|---|
| DC〜数 kHz | 最も抵抗の低い経路 | 抵抗が支配的 |
| 数百 kHz 以上 | 信号配線の真下（直近） | インダクタンスが支配的 |
高周波のリターン電流は、信号配線の真下のプレーンを流れる。 なぜなら、そこがループ面積が最小 = インダクタンスが最小だから。
電流は「楽な道」ではなく「インダクタンスが小さい道」を選ぶ。
プレーンの切れ目を跨ぐと何が起きるか
リターン電流は隙間を大回りして迂回する。
| 起きること | 内容 |
|---|---|
| ループ面積が激増 | インダクタンスが増える → 波形が崩れる |
| \(Z_0\) が不連続になる | 反射が起きる |
| 放射が激増 | 大きなループはアンテナ（24 章） |
| 他の信号と干渉 | 共通のリターン経路を通るとクロストーク |
これが「グラウンドを分割してはいけない」の理由である.
昔の教科書には「アナログ GND とデジタル GND を分けて 1 点で繋ぐ」 と書いてあるが、高速信号がある現代の基板では危険である。
正しい考え方:
- GND プレーンは分割せず、1 枚のベタにする
- 配置でアナログとデジタルの領域を分ける
- 信号がその境界を跨がないように配線する
つまり 「銅を切る」のではなく「電流の流れる場所を配置で決める」。
例外: 絶縁が必要な場合（21 章）は物理的に分離する。 これは分割ではなく、別々のグラウンドである。
層を変えるとき（ビア）
信号が L1 → L4 に移ると、リターン電流も層を移らなければならない。
| 状況 | リターンの経路 |
|---|---|
| L1(GND 基準) → L4(GND 基準) | 近くの GND ビアを通る。必ずスティッチングビアを添える |
| L1(GND 基準) → L4(VDD 基準) | GND と VDD 間のコンデンサを通る。遠いと大回りになる |
| 参照プレーンが同じで隣接 | 問題なし |
高速信号のビアには GND ビアを添える.
差動ペアや高速クロックが層を移るとき、 ビアの近く（0.5〜1 mm）に GND ビアを 1〜2 本打つ。
これでリターン電流の経路が確保され、 インピーダンスの不連続が小さくなる。
リターン電流の経路を見る
周波数を変えて、リターン電流がプレーン上のどこを流れるかを見る。 スリットを跨いだ場合の迂回も確認する。
5. クロストーク
隣接する配線が、容量結合と誘導結合で干渉する。
| 種類 | 方向 | 特徴 |
|---|---|---|
| 近端（NEXT） | 送信側に戻る | 結合区間長に比例して増え、飽和する |
| 遠端（FEXT） | 受信側に進む | マイクロストリップで顕著。ストリップラインでは小さい |
減らす方法
| 方法 | 効果 |
|---|---|
| 間隔を空ける（3W ルール） | 配線幅の 3 倍空けると結合が大きく減る |
| プレーンに近づける（\(h\) を小さく） | 最も効果的。結合はプレーン距離に強く依存 |
| 並走区間を短く | 結合は長さに比例 |
| 直交させる（層をまたぐとき） | 結合が最小 |
| ガードトレース | 両端を GND ビアで留める。留めないと逆効果 |
| \(t_r\) を遅くする | 結合は \(dv/dt\) に比例 |
3W ルールの実態.
「中心間距離を線幅の 3 倍」で、結合が約 −20 dB になるという経験則。
しかし プレーンまでの距離のほうが効く。 \(h\) が小さければ、電界が下に集中して横に漏れない。
4 層基板で L1-L2 間を薄く（0.1〜0.2 mm）するのが、 クロストーク対策として最も効果的である。
6. 実務——基板設計の順序
層構成を決める
| 層数 | 用途 | 注意 |
|---|---|---|
| 2 層 | 低速・低コスト | プレーンが作れない。信号品質が悪い。ベタ GND を最大限確保 |
| 4 層 | 標準 | S-G-P-S。多くの用途でこれ |
| 4 層（S-G-G-S） | 高速信号が多い | 電源はベタで引く。両面がプレーン基準になる |
| 6 層以上 | 高速・高密度 | 差動対、BGA |
2 層基板で何とかする場合.
- 裏面をできるだけベタ GND にする
- 電源は太い配線で引き、要所にコンデンサ
- 高速信号の真下を切らない
- 信号を短く、\(t_r\) を遅く
- GND のスリットが避けられない場合、信号をそこで跨がせない
それでも 4 層のほうが安い場合が多い（試作費・手戻り込みで）。
配置（レイアウト）が 8 割
配線を始める前に配置で勝負が決まる。
| 原則 | 内容 |
|---|---|
| 機能ブロックごとにまとめる | 電源、アナログ、デジタル、RF、パワー |
| 信号の流れに沿って並べる | コネクタ → 保護 → 変換 → MCU |
| 電源は負荷の近くに | 電源配線を短く |
| デカップリングは IC の直近（16 章） | |
| 水晶は MCU の直近、配線最短（09 章） | |
| 高速信号は最短経路になるように配置 | |
| ノイズ源（DC-DC、モータ）は隔離 | アナログから遠ざける |
| コネクタは基板の端、まとめて | ケーブルからの侵入経路を集約 |
配線の優先順位
- 電源とグラウンド（15 章のホットループ）
- クロック・水晶
- 高速差動（USB、Ethernet）
- アナログ・高インピーダンス
- 一般のデジタル信号
チェックリスト
| # | 項目 |
|---|---|
| 1 | GND プレーンは分割されていないか（意図しないスリット） |
| 2 | 高速信号がプレーンの切れ目を跨いでいないか |
| 3 | デカップリングコンデンサは電源ピンの直近か |
| 4 | 高速信号のビアに GND ビアが添えられているか |
| 5 | クロックの配線は最短で、他と並走していないか |
| 6 | 水晶の周囲にGND ガードがあるか。他の信号が通っていないか |
| 7 | 差動ペアは等長・等間隔か。層を跨いでいないか |
| 8 | ダンピング抵抗が送信 IC の直近にあるか |
| 9 | アナログ入力の近くに高速信号が走っていないか |
| 10 | パワー段のループが最小か（15 章・22 章） |
| 11 | サーマルビアがあるか（16 章） |
| 12 | 絶縁部の沿面距離は足りているか（21 章） |
| 13 | テストポイントがあるか（25 章） |
| 14 | 大電流経路の銅箔幅は足りているか（後述） |
銅箔幅と電流
| 電流 | 外層（35 µm、温度上昇 10 ℃） | 内層 |
|---|---|---|
| 0.5 A | 0.12 mm | 0.3 mm |
| 1 A | 0.3 mm | 0.8 mm |
| 2 A | 0.8 mm | 2.0 mm |
| 5 A | 2.8 mm | 7.2 mm |
| 10 A | 7.2 mm | — |
（IPC-2221 の式 \(I = k\,\Delta T^{0.44} A^{0.725}\) による目安。内層は放熱が悪いので約 2.5 倍必要。温度上昇 20 ℃ を許すなら幅は約 0.74 倍で済む）
ビアの電流容量.
ビア 1 個（0.3 mm 径、めっき 25 µm）で 約 1 A が目安。 大電流経路では複数個並べる。
ビアのインダクタンスは 約 0.3〜1 nH/個。 高周波では並列にして下げる（16 章のデカップリング）。
7. 2 層と 4 層——判断
| 条件 | 推奨 |
|---|---|
| 全信号が 1 MHz 以下、\(t_r\) > 10 ns、小規模 | 2 層で可 |
| MCU + センサ + 通信の一般的な基板 | 4 層を推奨 |
| USB、Ethernet、高速 SPI がある | 4 層以上が必須 |
| DC-DC がある | 4 層を強く推奨（GND プレーンがないとホットループが作れない） |
| EMC 試験がある | 4 層以上。2 層で通すのは非常に難しい |
| BGA がある | 4 層以上（ファンアウトに必要） |
「2 層で作って EMC で落ちる」よりも、 最初から 4 層にしたほうが総コストは安いことが多い。
まとめ
| ポイント | 内容 |
|---|---|
| 伝播速度 | 約 17 cm/ns（6 ns/m） |
| 伝送線路の判定 | 周波数ではなく \(t_r\) で決まる。臨界長 ≈ \(2.8 t_r\) [cm] |
| 対策の第一歩 | \(t_r\) を遅くする（ドライブ強度設定）。問題そのものが消える |
| \(Z_0\) | \(\sqrt{L/C}\)。断面形状で決まり、長さに依存しない |
| 反射 | \(\Gamma = (Z_L-Z_0)/(Z_L+Z_0)\)。CMOS 入力は開放 = 全反射 |
| リンギングの害 | 二重クロック・絶対最大定格超え・EMI |
| 終端の定石 | 直列 22〜33 Ω を送信 IC の直近に。DC 電力ゼロ |
| リターン電流 | 高周波では信号配線の真下を流れる（インダクタンス最小の経路） |
| プレーンの切れ目 | 跨ぐとループが激増。反射・放射・干渉の元 |
| GND 分割 | 分割しない。配置で領域を分ける |
| 層変更 | GND ビアを添える。リターンの経路を確保 |
| クロストーク | プレーンを近づけるのが最も効く。3W、並走短縮、直交 |
| 層構成 | 4 層が標準。DC-DC や高速があるなら必須 |
| 配置 | 配線を始める前に勝負がついている |
| 銅箔幅 | 2 A で外層 0.8 mm（ΔT 10 ℃）。内層は約 2.5 倍必要。ビアは 1 個 1 A |
次章では、ここで作った基板がノイズを出さず、受けないようにする—— EMC の話をする。