EM Simulation 18 · シグナルインテグリティ — 基板の中で信号が壊れる理由

Chapter 18

シグナルインテグリティ — 基板の中で信号が壊れる理由

この章のゴール.

「配線」が「伝送線路」に変わる境目を判断でき、特性インピーダンスが何で決まるかを言えること。 リターン電流という視点を手に入れ、ビア・スリット・電源プレーンの問題を統一的に説明できること。 そして電磁界解析の結果をアイパターンまで繋ぐ流れを知ること。

この章で使う既出の用語(定義は各リンク先). クロストーク(01 章 2 節)、シミュレーション(01 章 3 節)、実測(01 章 3 節)、表面(01 章 5 節)、領域(01 章 5 節)、発散(02 章 2 節)、分散(03 章 2 節)、TDR(06 章 6 節)、周波数依存(06 章 3 節)、EMC(08 章 6 節)、不要(08 章 1 節)、シグナルインテグリティ(09 章 2 節)、パッシブ性(14 章 4 節)、群遅延(14 章 3 節)、導体損・誘電損(15 章 3 節)、共振周波数(17 章 4 節)、整合(17 章 4 節)

1. いつ電磁界解析が要るのか

01 章の判断基準を、デジタル信号に翻訳する。デジタル波形で問題になるのは クロック周波数ではなく立ち上がり時間 \(t_r\) である。実効的な帯域幅は

\[ f_{\text{knee}} \approx \frac{0.35}{t_r} \]
\(t_r\)実効帯域基板中の \(\lambda/20\)(\(\varepsilon_r=4.4\))
1 ns350 MHz20 mm
100 ps3.5 GHz2.0 mm
20 ps17.5 GHz0.4 mm
「速い信号」とは、立ち上がりが速い信号であるf_knee ≈ 0.35 / t_r実効的な帯域は立ち上がり時間で決まるt_r = 1 ns実効帯域 350 MHzλ/20 = 20 mmt_r = 100 ps実効帯域 3.5 GHzλ/20 = 2.0 mmt_r = 20 ps実効帯域 17.5 GHzλ/20 = 0.4 mm10 MHz のクロックでも t_r = 100 ps なら帯域は 3.5 GHz。ビア 1 個が問題になる領域である
基板中(εr=4.4)での λ/20 を示した。この長さを超える構造はすべて分布定数として扱う必要がある

「速い信号」とは、周波数が高い信号ではなく、立ち上がりが速い信号である.

10 MHz のクロックでも \(t_r = 100\) ps なら、帯域は 3.5 GHz に及ぶ。 2 mm を超える構造はすべて分布定数として扱う必要がある—— ビア 1 個(基板厚 1.6 mm)が問題になる領域である。

2. 特性インピーダンス — 何で決まるか

伝送線路の特性インピーダンスは、単位長あたりのインダクタンス \(L\) と容量 \(C\) で決まる:

\[ Z_0 = \sqrt{\frac{L}{C}}, \qquad v_p = \frac{1}{\sqrt{LC}} = \frac{c}{\sqrt{\varepsilon_{r,\text{eff}}}} \]

マイクロストリップなら \(Z_0\) は線幅 \(w\)・基板厚 \(h\)・\(\varepsilon_r\) で決まる。

変えるもの\(Z_0\)
線幅 \(w\) を広く下がる(容量が増える)
基板厚 \(h\) を厚く上がる(容量が減る)
\(\varepsilon_r\) を高く下がる
銅箔厚を厚くわずかに下がる

近似式もあるが、断面形状が複雑(差動、共平面、埋め込み)なら 2D 電磁界ソルバで解くのが確実である。 2D 断面解析は極めて軽いので、線路設計は 2D で、不連続部だけ 3D でが定石になる。

3. リターン電流 — SI の中心概念

信号電流は必ず戻ってくる。行きの電流と帰りの電流はループを作り、そのループが問題を起こす。

リターン電流 — SI の中心概念連続したグラウンド信号電流リターン電流(真下を追う)グラウンドにスリットスリット迂回 → 巨大なループ高周波では、リターン電流は「最短経路」ではなく「最小インダクタンス経路」を通る= 信号線の真下をぴったり追いかける(ループ面積を最小にするため)この一文から、スリット・ビア・クロストーク・コモンモード放射がすべて説明できる電磁界解析の最大の価値は、この流れを可視化できることにある
回路シミュレータでは絶対に見えない。「なぜここが悪いのか」を教えてくれるのが電磁界解析である

高周波では、リターン電流は「最短経路」ではなく「最小インダクタンス経路」を通る。

直流なら電流は抵抗が最小の経路(最短経路)を通るが、 高周波ではインダクタンスが最小になる経路、すなわち 信号線の真下をぴったり追いかける。ループ面積を最小にするためである。

この一文から、SI の主要な問題がすべて導かれる。

現象リターン電流で説明すると
グラウンドのスリットを跨ぐと壊れるリターン電流が真下を通れず、スリットを迂回する。巨大なループができ、インダクタンスが跳ね上がる。反射・クロストーク・放射のすべてが悪化
層を変えるビアが問題になる信号がビアで別の層へ移ると、リターン電流も別のプレーンへ移る必要がある。その経路がないとループが広がる
スティッチングビアが効く信号ビアの近くにグラウンドビアを置くと、リターン電流の道ができる。ループが小さくなる
クロストークが起きる隣接線路のリターン経路が重なり、電磁的に結合する
コモンモード放射リターン経路が乱れると差動がコモンに変換され、ケーブルから放射する(14 章、19 章)

電磁界シミュレーションの最大の価値は、この「リターン電流の流れ」を可視化できることである。 回路シミュレータでは絶対に見えない。

4. ビアの解析

ビアは SI で最も頻繁に電磁界解析される対象である。

要素効果
ビアバレル(ビアの穴の内壁にできる金属の筒。ここを電流が縦に流れる)インダクタンス
パッド・ランド容量
アンチパッド(プレーンの抜き穴)大きいほど容量が減り、インピーダンスが上がる
スタブ(使わない残り部分)共振する。1/4 波長で信号を吸い込む

ビアスタブの共振が高速信号を殺す.

12 層基板の 1 層目から 4 層目へ信号を通すと、4 層目から 12 層目までのビアが残る。 この残りが \(\lambda/4\) になる周波数で共振し、\(|S_{21}|\) に深いノッチが現れる。

長さ \(\ell\) のスタブの共振周波数は \(f_{\text{res}} = c/(4\ell\sqrt{\varepsilon_{r,\text{eff}}})\)。 基板厚 2 mm のスタブなら約 19 GHz——25 Gbps 級の信号に直撃する。

対策がバックドリル(不要部分を裏から削る)であり、 その効果を定量化するのが電磁界解析の仕事になる。

TDR で不整合の場所を見つける

伝送線路の途中にインピーダンス不連続を置いて、TDR 波形がどう変わるかを見られる。 上向き・下向きの段が何を意味するか、位置がどう距離に対応するかを確かめてほしい。

5. 電源分配網(PDN)

電源プレーンとグラウンドプレーンの対は、平行平板の共振器である。

PDN — 電源プレーンは共振器である周波数|Z| [Ω]Z_target反共振ピークZ_target = ΔV / ΔI見る量PDN インピーダンス共振ピーク伝達インピーダンスデカップリングコンデンサは自己共振周波数を超えるとインダクタになるSRF は容量値ではなく実装の寄生インダクタンス(パッド・ビア・配線)で決まる → どこに置くかが効く
容量値を並べただけの計算では反共振は見えない。プレーン構造と実装寄生を含めて Z(f) を計算する必要がある
見る量意味
PDN インピーダンス \(Z(f)\)IC から見た電源系のインピーダンス。目標値以下に抑える
共振ピークプレーン共振、デカップリングコンデンサと寄生インダクタンスの反共振
伝達インピーダンスある位置のノイズが別の位置にどう伝わるか

目標インピーダンスは、許容リプル \(\Delta V\) と過渡電流 \(\Delta I\) から

\[ Z_{\text{target}} = \frac{\Delta V}{\Delta I} \]

デカップリングコンデンサは、ある周波数から上では役に立たない.

コンデンサは自己共振周波数(SRF)を超えるとインダクタになる。 SRF は容量値だけでなく実装の寄生インダクタンス(パッド、ビア、配線)で決まるので、 どこに置くか・どう繋ぐかが容量値より効く。

ここが電磁界解析の出番である。プレーン構造と実装寄生を含めて \(Z(f)\) を計算し、 反共振ピークが目標を超えていないかを確認する。 容量値を並べただけの計算では、この反共振は見えない。

6. 損失の内訳

高速基板の挿入損失は 2 つの成分でできている。

\[ \alpha_{\text{total}} = \underbrace{\alpha_c}_{\text{導体損}} + \underbrace{\alpha_d}_{\text{誘電損}} \]
成分周波数依存原因
導体損 \(\alpha_c\)\(\propto \sqrt{f}\)表皮効果(03 章)。表皮深さが薄くなり実効抵抗が増える
誘電損 \(\alpha_d\)\(\propto f\)\(\tan\delta\)(03 章)

周波数が上がるほど誘電損の比率が増える(\(f\) 対 \(\sqrt{f}\))ので、 高速基板では低 \(\tan\delta\) 材料が選ばれる。

表面粗さを忘れると損失が過小評価される.

銅箔は基板との密着のために意図的に粗くしてあり(\(R_z\) 数 µm)、 表皮深さがそれと同程度以下になる周波数では、 電流が粗さに沿って遠回りし、実効的な導体損が 1.5〜2 倍になる。

シミュレーションで挿入損失が実測より小さく出る典型的な原因がこれである。 ソルバには表面粗さモデル(Hammerstad、Huray など)があるので有効にする。

7. アイパターンへ繋ぐ

電磁界解析の出力(S パラメータ)を、最終的な判断指標であるアイパターンまで持っていく。

S パラメータからアイパターンまで電磁界解析S パラメータパッシブ化・因果化怠ると発散ドライバ/レシーバIBIS-AMI などビット列を流すアイパターン判定規格を満たすかアイの症状と原因上下が潰れる損失・反射左右が狭い分散・ISI(符号間干渉)・クロストーク非対称に歪む反射・スタブ共振SI の解析は S パラメータで終わりではない|S₂₁| が −3 dB でも、その周波数依存の形とアイの関係は自明ではない電磁界解析はチェーンの 1 段目。その品質が全体を決める
ビアスタブの共振(f = c/(4ℓ√εeff))は 25 Gbps 級を直撃する。バックドリルの効果を定量化するのが解析の仕事である
段処理
1電磁界解析で経路の S パラメータを得る(Touchstone、14 章)
2パッシブ化・因果化(14 章・16 章)。これを怠ると次段が発散する
3ドライバ・レシーバのモデル(IBIS-AMI など。IC の入出力の振る舞いを、内部回路を公開せずに記述する業界標準の形式)と結合
4ビット列を流してアイパターンを描く
5アイ高・アイ幅・ジッタが規格を満たすか判定
アイの症状主な原因
上下が潰れる損失(導体損・誘電損)、反射
左右が狭い(ジッタ)分散(群遅延の非平坦、14 章)、ISI(符号間干渉——前のビットの尾が次のビットに残って重なる)、クロストーク
非対称に歪む反射(不整合)、スタブ共振

SI の解析は「S パラメータを出して終わり」ではない.

\(|S_{21}|\) が −3 dB でも、その周波数依存の形とアイパターンの関係は自明でない。 「規格を満たすか」の判断はアイまで持っていって初めてできる。 電磁界解析はチェーンの 1 段目であり、 その出力の品質(パッシブ性・因果性・帯域)が全体の信頼性を決める。

8. この章のまとめ

ポイント内容
判断基準立ち上がり時間で決まる。\(f_{\text{knee}} = 0.35/t_r\)
\(Z_0\)\(\sqrt{L/C}\)。断面が複雑なら 2D ソルバ。線路は 2D、不連続は 3D
リターン電流高周波では最小インダクタンス経路=信号線の真下。SI の問題はほぼこれで説明できる
ビアスタブ共振が高速信号を殺す。バックドリルの効果を定量化する
PDNプレーンは共振器。反共振ピークを見る。実装寄生が容量値より効く
損失導体損 \(\sqrt{f}\) + 誘電損 \(f\)。表面粗さを忘れると過小評価
出口S パラメータ → パッシブ化・因果化 → アイパターン