Chapter 14
LDO の内部回路
この章がなぜ必要なのか——LDO は「置けば動く」部品ではないから.
- 「データシート通りのコンデンサを付けたのに発振した」
- 「入力 3.3 V、出力 3.3 V にしたのに出力が 3.0 V しかない」
- 「電源のノイズが出力にそのまま出てくる」
- 「触れないほど熱い」
- 「PSRR 70 dB と書いてあるのにノイズが取れない」
LDO は「誤差アンプ + パストランジスタ」の負帰還回路である。 中身を 1 枚の絵として持てば、上の全部が説明できる。
この章で使う既出の用語（定義は各リンク先）. ESR（02 章 2 節）、インダクタ（02 章 7 節）、コンデンサ（02 章 7 節）、タンタル（02 章 3 節）、ほぼゼロ（04 章 4 節）、ショットキー（04 章 4 節）、スイッチング電源（05 章）、増幅（05 章 2 節）、熱設計（05 章 9 節）、制御（06 章 6 節）、飽和（06 章 3 節）、ループ利得（08 章 1 節）、反転（08 章 2 節）、PLL（09 章）、ループ帯域（09 章 3 節）、初期精度（10 章 1 節）、温度ドリフト（10 章 1 節）、誤差アンプ（10 章 2 節）
1. まずリニアレギュレータとは何か
入力電圧と出力電圧の差を、トランジスタで「熱として捨てる」方式である。
動作は単純な負帰還である。
- 出力を分圧して、基準電圧 \(V_{REF}\) と比べる
- 出力が低ければ、パストランジスタをもっと開ける
- 出力が高ければ、閉じる
結果として \(V_{FB} = V_{REF}\) になるように落ち着く。 よって:
これは 08 章の非反転増幅そのものである。 LDO は「基準電圧を増幅する非反転アンプで、出力段が巨大なもの」と見てよい。
効率——ここが最大の弱点
パストランジスタは可変抵抗として振る舞う。入出力の差分電圧に、 負荷電流がそのまま流れる。
効率は電圧比でほぼ決まる。 電流をどう工夫しても改善しない。
| \(V_{IN}\) | \(V_{OUT}\) | 効率 | \(I_{OUT}=500\) mA での損失 |
|---|---|---|---|
| 3.6 V | 3.3 V | 92 % | 0.15 W |
| 5.0 V | 3.3 V | 66 % | 0.85 W |
| 5.0 V | 1.8 V | 36 % | 1.6 W |
| 12 V | 5.0 V | 42 % | 3.5 W |
| 12 V | 3.3 V | 28 % | 4.35 W |
12 V → 3.3 V で 500 mA を LDO で作ってはいけない。 4.35 W は SOT-223 パッケージでは確実に燃える。
判断基準（覚えておくと事故らない）.
条件 選ぶもの 損失 \((V_{IN}-V_{OUT})I_{OUT}\) が 0.5 W 以下 LDO でよい 0.5〜1 W 熱設計を計算した上で LDO、または DC-DC 1 W 超 スイッチング（15 章） ノイズに極めて敏感（ADC 基準、RF、アナログ） DC-DC の後に LDO（2 段） 電池駆動で待機が長い 低 \(I_Q\) の LDO、または PFM の DC-DC
2. ドロップアウト電圧——「LDO」の Low Drop-Out とは
入力と出力の差が小さくても動作を維持できるのが LDO の定義である。
これはパストランジスタの構造で決まる。
パストランジスタの 3 つの方式
(a) NPN ダーリントン（旧来型・78xx など）
出力を上げるには、ベースを \(V_{OUT} + 2V_{BE}\) まで上げる必要がある。 しかしベース駆動は VIN から取るので:
78xx（LM7805）が「5 V を出すのに 7 V 以上必要」なのはこれ。 これは LDO ではなく「標準ドロップ」レギュレータ。
(b) PNP パストランジスタ（初期の LDO）
飽和させればよいので:
弱点: PNP のベース電流が捨てられる（\(I_B = I_C/\beta\)）。 \(\beta = 50\)、\(I_{OUT} = 500\) mA なら 10 mA が無駄に流れる。 これを グラウンド電流（\(I_{GND}\)） と呼ぶ。ドロップアウト付近では さらに β が落ちて悪化する。
(c) PMOS パストランジスタ（現代の LDO の主流）
電流に比例する。 \(R_{DS(on)} = 0.2\) Ω、\(I_{OUT} = 500\) mA なら \(V_{DO} = 100\) mV。
さらに MOS はゲート電流がほぼゼロなので、 \(I_Q\) が小さい（1 µA 級の製品も存在する）。
| 方式 | \(V_{DO}\) | \(I_Q\) | 備考 |
|---|---|---|---|
| NPN ダーリントン | 1.5〜2 V | 5 mA | 78xx。安定だが今は使いにくい |
| PNP | 0.2〜0.5 V | 数 mA（負荷依存） | 電流を捨てる |
| PMOS | \(I \cdot R_{DS(on)}\) | 1 µA〜100 µA | 現代の標準。ただし発振しやすい |
重大な誤解: 「LDO だから 3.3 V 入力で 3.3 V 出せる」ではない.
出せない。\(V_{IN} \geq V_{OUT} + V_{DO}\) が必要である。 \(V_{DO} = 200\) mV なら 3.5 V 以上の入力が要る。
ドロップアウトを割ると LDO はただの抵抗になる。 出力は入力に追従して下がり、リプルも素通しになる（PSRR がゼロになる）。
リチウム電池（3.0〜4.2 V）から 3.3 V を作る回路は、 電池が減ると必ずここに入る。 よくある事故。
LDO のドロップアウトと効率を見る
入力電圧・出力電圧・負荷電流を変えて、 出力が追従する領域／ドロップアウト領域、効率、損失電力を見る。
3. 発振——LDO の最大のトラブル
LDO は負帰還ループなので、位相余裕が足りないと発振する（08 章）。
ループの中にある極
| 極 | 位置 | 由来 |
|---|---|---|
| \(f_{p1}\)（出力極） | \(\dfrac{1}{2\pi R_L C_{OUT}}\) | 出力容量と負荷抵抗 |
| \(f_{p2}\)（誤差アンプ極） | 内部で決まる | アンプの出力抵抗とゲート容量 |
| \(f_{z}\)（ESR ゼロ） | \(\dfrac{1}{2\pi \cdot ESR \cdot C_{OUT}}\) | 出力コンデンサの ESR |
極が 2 つあると位相が最大 180° 遅れる → 発振する。
そこで「ESR によるゼロ」で位相を戻す。 ゼロは位相を +90° 進めるので、極の 1 つを打ち消せる。
これが「ESR 範囲」の正体である.
古い LDO のデータシートには、 「出力コンデンサの ESR は 0.3〜3 Ω であること」 というグラフ（トンネル図、Tunnel of Death）が載っている。
- ESR が小さすぎる → ゼロが高周波に行きすぎて位相を戻せない → 発振
- ESR が大きすぎる → ゼロの効きが変で、かつ出力リプルが増える → 不安定
これが「セラミックコンデンサに替えたら発振した」の原因である。 タンタル（ESR 〜1 Ω）を MLCC（ESR 〜10 mΩ）に替えると、 ゼロが 100 倍高い周波数に飛んで、補償が消える。
セラミック対応 LDO
現代の LDO の多くは 「Ceramic Capacitor Stable」「Any-Cap」 をうたう。 これは内部で補償を作っている（ESR に頼らない）ものである。
具体的には、内部にゼロを作る回路を持つ、または 出力段のポールを支配的にして単極系に近づける設計になっている。
それでも制約はある.
セラミック対応品でも、データシートには必ず 「\(C_{OUT}\) は 1 µF 以上」「10 µF 以下」 のような範囲がある。
- 小さすぎる → 出力極が高周波に行き、\(f_{p2}\) と近づいて発振
- 大きすぎる → 出力極が低くなりすぎて、ループ帯域内に \(f_{p2}\) が入る
そして MLCC は DC バイアスで容量が半分以下になる（02 章）。 「10 µF を付けたつもりが実効 3 µF で下限を割っていた」 は非常に多い事故。
必ず「実効容量」で範囲に入っているか確認すること。
負荷電流でも安定性が変わる
出力極は \(f_{p1} = 1/(2\pi R_L C_{OUT})\) である。\(R_L = V_{OUT}/I_{OUT}\) なので、
- 無負荷（\(R_L \to \infty\)） → 極が極めて低い → 帯域が狭く、応答が遅い
- 重負荷 → 極が高い → 帯域が広がる
「軽負荷で発振する」「無負荷だと不安定」 はここから来る。 だから多くの LDO は最小負荷電流を要求するか、 内部にプリロード抵抗を持っている。
LDO の安定性を確かめる
出力容量・ESR・負荷電流を変えて、 ループ利得と位相余裕、そしてステップ応答（リンギング／発振）を見る。
4. PSRR——電源ノイズをどれだけ落とせるか
LDO のノイズ除去能力は、負帰還のループ利得そのものである。
ループ利得は周波数が上がると落ちる（07 章）。だから:
| 周波数 | PSRR の目安 |
|---|---|
| DC〜1 kHz | 60〜80 dB |
| 10 kHz | 50〜70 dB |
| 100 kHz | 30〜50 dB |
| 1 MHz | 10〜30 dB |
| 10 MHz 以上 | ほぼゼロ（出力コンデンサ頼み） |
「DC-DC の後に LDO を置けばノイズが取れる」の落とし穴.
DC-DC のスイッチング周波数は典型的に 500 kHz〜3 MHz。 まさに LDO の PSRR が落ちている帯域である。
「PSRR 70 dB」というデータシートの見出し数字は 100 Hz や 1 kHz の値。 2 MHz では 20 dB しかないことが普通にある。
対策:
- 高周波 PSRR を明記した LDO を選ぶ（RF 向け、ADC 向けの品種）
- DC-DC のスイッチング周波数を下げる（LDO の得意帯域に持ってくる）
- LC フィルタを前段に入れる
- ドロップアウト電圧に余裕を持たせる（余裕がないと PSRR が急落する）
さらに重要な点:
ドロップアウト付近では PSRR がほぼゼロになる。 パストランジスタが全開になっていて、入力の変動を制御できないからである。
「3.6 V 入力・3.3 V 出力」のような設計は、 効率はいいが PSRR は期待できない。
5. 過渡応答——負荷が急変したとき
MCU が Wi-Fi 送信を始めた瞬間に 10 mA → 200 mA、というような変化が起きる。
なぜ落ちるか:
- 負荷が増えた瞬間、LDO はまだ気づいていない
- その間、出力コンデンサが電流を供給する
- 誤差アンプがループ帯域（〜数十 kHz）の時間スケールで反応する
- その間に \(\Delta V = \dfrac{I \cdot \Delta t}{C_{OUT}} + I \cdot ESR\) だけ落ちる
\(I = 190\) mA、応答時間 \(\Delta t = 5\) µs、\(C_{OUT} = 10\) µF（実効 4 µF）:
これが MCU のブラウンアウト閾値を割ると、リセットする。
| 対策 | 効果 |
|---|---|
| 出力容量を増やす | 直接効く。ただし安定性の上限に注意 |
| ESR の小さいコンデンサ | ESR による瞬時ドロップが減る |
| 応答の速い LDO を選ぶ | データシートの Load Transient 波形を見る |
| 負荷の近くにバルク容量 | 配線インダクタンスの影響を減らす |
| ソフト側で電流の立ち上がりを緩める | 可能なら最も効く |
6. データシートの読み方
| 項目 | 見るべき点 |
|---|---|
| \(V_{DO}\) | 最大負荷電流での値、かつ 高温での値。「typ 100 mV」は最良条件 |
| \(I_Q\) | 無負荷時か、負荷時か。シャットダウン電流は別項目 |
| 出力精度 | 初期精度 + 温度 + 入力変動 + 負荷変動の合計。±1 % は初期値だけのことが多い |
| \(C_{OUT}\) 条件 | 範囲と ESR 範囲。実効容量で満たすこと |
| PSRR | グラフを見る。数値 1 個は無意味 |
| 出力ノイズ | µVrms（10 Hz〜100 kHz）。ADC 基準や PLL には効く |
| Load Transient | 波形を見る。条件（電流ステップ量、スルーレート、\(C_{OUT}\)）も |
| 熱抵抗 \(\theta_{JA}\) | パッケージと基板の銅箔面積の条件付き。条件が違えば無意味 |
| 短絡保護／熱シャットダウン | あるか。ラッチかリトライか |
| 逆流保護 | 出力が入力より高くなったときに壊れないか |
出力精度の実態.
あるカタログの「±1 %」は 25 ℃・公称条件での値である。 全条件では:
要因 寄与 初期精度 ±1.0 % 温度ドリフト ±0.5 % ライン変動 ±0.1 % 負荷変動 ±0.3 % 合計（最悪値） ±1.9 % 3.3 V なら ±63 mV。 ADC の基準電圧に LDO の出力をそのまま使ってはいけない理由がここにある （10 章参照）。
7. 実務——回路の周辺
基本の外付け
| 部品 | 役割 | 目安 |
|---|---|---|
| \(C_{IN}\) | 入力インピーダンスを下げる。配線インダクタンスとの共振を抑える | 1〜10 µF + 0.1 µF |
| \(C_{OUT}\) | 安定性と過渡応答 | データシート指定を厳守 |
| \(C_{NR}\)（ノイズリダクション） | 基準電圧のノイズを落とす | 10 nF〜1 µF。起動が遅くなる |
| 逆流防止ダイオード | 出力 > 入力になる構成で必要 | ショットキー |
よくある事故
| 事故 | 原因 |
|---|---|
| 発振する | \(C_{OUT}\) の ESR 範囲外、実効容量が下限割れ、配線が長い |
| 出力が入力に追従して下がる | ドロップアウトを割っている |
| 熱い／熱シャットダウンする | 損失計算をしていない。\(\theta_{JA}\) の条件を満たす銅箔がない |
| 起動しない | 大容量負荷 + 突入電流で保護がかかる。ソフトスタートを見る |
| 電源 OFF 後も電圧が残る | 出力に負荷がなく、\(C_{OUT}\) が放電しない。放電抵抗 or アクティブディスチャージ品 |
| 入力より出力が高くなって壊れた | 入力側が先に落ちる電源シーケンス。逆流保護品か外付けダイオード |
| リプルが取れない | PSRR の周波数を見ていない |
| 精度が出ない | 分圧抵抗を基板の熱源の近くに置いた（外付け調整型の場合） |
熱設計を 1 行でやる.
\[ T_J = T_A + \theta_{JA} \times P_{loss} \]SOT-23-5、\(\theta_{JA} = 250\) ℃/W、\(T_A = 60\) ℃、\(P = 0.3\) W:
\[ T_J = 60 + 250 \times 0.3 = 135\ ^\circ\text{C} \]125 ℃ の上限を超えている。 熱シャットダウンが働く。
\(\theta_{JA}\) は基板の銅箔面積で大きく変わる（同じパッケージで 250 ℃/W と 120 ℃/W の差が出る）。データシートの測定条件 （「1 平方インチの銅箔」など）を必ず確認すること。
LDO の熱と負荷応答を見る
損失・熱抵抗・周囲温度から接合部温度を計算し、 熱シャットダウンまでの余裕を見る。あわせて負荷ステップ時の出力降下も。
まとめ
| ポイント | 内容 |
|---|---|
| 構造 | 誤差アンプ + パストランジスタの負帰還。非反転アンプと同じ |
| 出力電圧 | \(V_{OUT} = V_{REF}(1 + R_1/R_2)\) |
| 効率 | \(\eta \approx V_{OUT}/V_{IN}\)。工夫で改善できない |
| 使う境界 | 損失 1 W 超ならスイッチングにする |
| ドロップアウト | NPN 1.7 V / PNP 0.3 V / PMOS \(I\cdot R_{DS(on)}\) |
| 割ったら | ただの抵抗になる。PSRR もゼロ。電池駆動で必ず起きる |
| 発振 | 極が 2 つ。ESR ゼロで位相を戻すのが古典 LDO |
| ESR 範囲 | タンタル → MLCC の置き換えで発振する典型 |
| セラミック対応品 | 内部補償。それでも容量範囲があり、DC バイアス減衰に注意 |
| 軽負荷 | 出力極が下がって不安定になりうる。最小負荷の規定を確認 |
| PSRR | ループ利得そのもの。1 MHz では 10〜30 dB しかない |
| DC-DC + LDO | DC-DC のスイッチング周波数が LDO の苦手帯域に入っていないか |
| 過渡応答 | 落ちる量は \(I\Delta t/C_{OUT} + I\cdot ESR\)。ブラウンアウトの原因 |
| 精度 | ±1 % は初期値のみ。全条件では ±2 % 程度。ADC 基準には使わない |
| 熱 | \(T_J = T_A + \theta_{JA}P\)。\(\theta_{JA}\) は銅箔面積次第 |
次章では、効率の壁を越える方法—— インダクタにエネルギーを貯めて配る スイッチングレギュレータを扱う。